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Hier ist ein unfertiges Verilog Modul:
module oneOutOfThree (input a, b, c, output x) assign x = ... endmodule
Durch was kann ich ... ersetzen?
a&~b&c|a&b&~c|a&~b&c;a&~b&~c|a&b&c|a&~b&c;a&~b&~c|~a&b&~c|~a&~b&c;a&b&!c|a&~b&c|a&~b&c;Durch die NaseI am the king of the TU jungle... (:loesung1 a&~b&~c|~a&b&~c|~a&~b&c;:)