Frage 80 (Letzte Frage Selbsttest 18)

Hier ist ein unfertiges Verilog Modul:

  module oneOutOfThree (input a, b, c,
                    output x)

        assign x = ...

  endmodule 

Durch was kann ich ... ersetzen?

(:loesung1 a&~b&~c|~a&b&~c|~a&~b&c;:)

  

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