Frage 79

Hier ist ein unfertiges Verilog Modul:

  module xor (input a, b,
                    output x)

        assign x = ...

  endmodule 

Durch was kann ich ... ersetzen?

a & b | a & ~b;~a & b | a & ~b;~a | b & a | ~b;~a * b & a & ~b;Durch die NaseI am the king of the TU jungle... (:loesung1 ~a & b | a & ~b;:)